小晶片Chiplet大商機 (2021-10-28 先探投資週刊 文／吳禹潼)

在半導體晶片製造的過程中，當晶片從晶圓廠被生產出來之後，還必須經過最後一道非常關鍵的步驟，才能變成具備不同功能的元件，這個步驟就是：封裝測試。所謂封裝，是將晶片連上印刷電路板或其他電子元件，讓訊號與電流能夠順利地傳遞，而測試則是在晶片製作過程的各個階段，進行不同程度的檢測，進而確認晶片的可靠度以及良率，兩者都是在晶片製造的過程當中不可或缺的重要程序。

更進一步來看，在封裝的同時，為了能夠達到更高的效能，晶片整合就成為各廠商著重發展的重中之重，但是，先前因為受限於異質晶片整合（Heterogeneous Integration）的製程存在著不小的差異，兩者整合起來的良率也相對偏低，再加上過去封裝廠多半採取分工模式，以致製程大多仍然是以同質晶片整合為主。不過，基於台灣半導體供應鏈完善，又具備頂尖晶圓代工的產業優勢，台灣的封裝廠商在同質晶片整合的布局已行之有年，確實可以說是相當成熟。

先進封裝市場爆發式成長

近來，在後摩爾定律時代對晶片性能要求持續提升的帶動之下，半導體產業的供應鏈廠商也日益增加在先進封裝領域的投資，根據市場知名研究機構Yole日前發表的先進封裝市場報告，預測二○二○～二六年間，先進封裝市場將以年複合成長率七．九％的強勁氣勢大幅成長，到二○二五年為止，市場營收就將突破四二○億美元的規模水準，大約是傳統封裝市場預期成長率的三倍之多，其中，又以2.5D/3D堆疊ＩＣ、嵌入式晶片封裝（Embedded Die; ED）和扇出型封裝（Fan-Out; FO）為成長最快的三大技術平台，年複合成長率分別為二一％、十八％和十六％。

確實，隨著晶圓代工產業逐漸邁向高階製程，且製程越來越精密，尤其進入七奈米之後，能夠整合的項目就比以往更加多元，包括邏輯電路（Logic）、射頻（RF）電路、MEMS（微機電）、感測器（Sensor）等等各種不同的晶片在內，都需要被整合在同一個封裝當中。也就是說，提供異質晶片整合製程的整體解決方案就理所當然地躍上檯面，成為整個半導體產業未來的發展趨勢，

更深入來看，所謂異質晶片整合製程，就是將各種不同小晶片（Chiplet）包括了記憶體及邏輯晶片等，透過先進封裝製程緊密集合在一起。隨著先進製程的不斷發展，原先傳統的２Ｄ封裝已經無法達到相關的需求，於是晶片廠商逐漸轉向3D IC，如WoW（Wafer-on-Wafer）、甚至CoW（Chip-on-Wafer）等的技術研發，而這種新型態的３Ｄ堆疊晶片製程技術就替異質晶片整合帶來了更多發展的想像空間。

也就是說，過去是將同質晶粒封裝在一起，現在則是把兩個、甚至多個不同性質的電子元件（如邏輯晶片、感測器、記憶體等）整合進單一封裝裡；或從晶片的布局下手，利用2.5D/3D等多維度空間設計，將不同電子元件堆疊、整合在一個晶片中，解決空間限制，進而達到改善功耗和效能、大幅縮小體積的效果。

但是，一旦整合的項目增加，相關製程的複雜度與難度也就隨之大幅成長，話雖如此，為使晶片變得更加輕薄短小達到終端的要求，半導體產業確實迎來更多需要系統單晶片整合的挑戰，同時，也衍生出了系統封裝（System in Package）的相關商機，而綜觀現在所有一線的半導體業者，包括：台積電、三星（Samsung）、英特爾（Intel）在內，也都致力於異質晶片整合製程的發展。

若是從當前各廠商的布局來看，從專門委外的封測代工廠（OSAT）到晶圓代工廠，針對布局異質整合封裝技術，確實都是磨刀霍霍、各擁優勢，封測廠主要布局SiP on Substrate、低密度扇出型晶圓級封裝（FOWLP）以及高密度晶圓級封裝等，同時，也有封測廠布局2.5D IC；而晶圓代工廠則是主要布局高密度晶圓級封裝、2.5D Interposer和3D IC等等。（全文未完）

全文及圖表請見《先探投資週刊2167期精彩當期內文轉載》
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